CEDT - CXL 早期发现表

CXL 早期发现表由 BIOS 生成，用于描述 BIOS 在启动时配置的 CXL 内存区域。

CHBS

CXL 主桥结构描述了 CXL 主桥。除了描述设备寄存器信息外，它还报告此主桥的特定主桥 UID。这些主桥 ID 将在其他表中引用。

示例

         Subtable Type : 00 [CXL Host Bridge Structure]
              Reserved : 00
                Length : 0020
Associated host bridge : 00000007    <- Host bridge _UID
 Specification version : 00000001
              Reserved : 00000000
         Register base : 0000010370400000
       Register length : 0000000000010000

CFMWS

CXL 固定内存窗口结构描述了与一个或多个 CXL 主桥（由 CHBS 描述）关联的内存区域。 它还描述了 BIOS 可能已编程的任何主桥间交错配置。

示例

           Subtable Type : 01 [CXL Fixed Memory Window Structure]
                Reserved : 00
                  Length : 002C
                Reserved : 00000000
     Window base address : 000000C050000000   <- Memory Region
             Window size : 0000003CA0000000
Interleave Members (2^n) : 01                 <- Interleave configuration
   Interleave Arithmetic : 00
                Reserved : 0000
             Granularity : 00000000
            Restrictions : 0006
                   QtgId : 0001
            First Target : 00000007           <- Host Bridge _UID
             Next Target : 00000006           <- Host Bridge _UID

限制字段指示此 SPA 范围可用于什么（内存类型、易失性与持久性等）。 可以设置一个或多个位。

Bit[0]: CXL Type 2 Memory
Bit[1]: CXL Type 3 Memory
Bit[2]: Volatile Memory
Bit[3]: Persistent Memory
Bit[4]: Fixed Config (HPA cannot be re-used)

桥内主桥交错（一个主桥上的多个设备）未在此结构中报告，仅通过 CXL 设备解码器编程（主桥和端点解码器）定义。